MathWorks beschleunigt FPGA-in-the-Loop Verifikation

Das Unternehmen Mathworks stellt neue Funktionen im HDL Verifier zur Beschleunigung der Verifikation durch FPGA-in-the-Loop (FIL) vor. Durch die neuen FIL-Funktionen sind eine schnellere Kommunikation mit der FPGA-Platine und eine Simulation mit höherer Taktfrequenz möglich.

(Bild: The Mathworks GmbH)

Systemingenieure und -entwickler können nun sicher und schnell verifizieren und validieren, ob ein FPGA-Entwurf genau so im System arbeitet wie erwartet – und das spart Entwicklungszeit. Angesichts der erhöhten Komplexität in der Signalverarbeitung, in der Bildverarbeitung und bei den Steuerungsalgorithmen unterstützt die Simulation der Hardware-Implementierung auf einer FPGA-Platine die Validierung des Entwurfs in seinem Systemkontext. Der HDL Verifier für die FIL-Verifikation automatisiert das Setup und die Verbindung von Matlab- und Simulink-Testumgebungen mit Entwürfen, die auf FPGA-Entwicklungsplatinen ausgeführt werden. Auf diese Weise können Nutzer datengetreue Kosimulationen des auf der aktuellen Hardware ausgeführten FPGA-Entwurfs erstellen und dabei die gleiche Testumgebung wie für die Entwicklung nutzen. Das Release R2016b ermöglicht Ingenieuren, eine benutzerdefinierte Frequenz für ihren FPGA-Systemtakt vorzugeben – mit Taktfrequenzen, die bis zu fünfmal schneller sind, als es zuvor mit FIL möglich war.

Entwürfe, die Overclocking-Faktoren bei der FPGA-Erstellung verwenden, wie bei Steuerungsanwendungen üblich, können von größeren Ausgabedatensätzen profitieren, die den Durchsatz erhöhen. Zudem können Ingenieure nun über die PCI-Express-Schnittstelle FIL verwenden, um die Kommunikation zwischen Matlab und Simulink auf der einen Seite und Xilinx KC705/VC707- und Intel Cyclone V GT/Stratix V DSP-Entwicklungsplatinen auf der anderen Seite bei drei- bis viermal höheren Simulationsgeschwindigkeiten als mit Gigabit Ethernet zu beschleunigen. „Da die elektronischen Systeme komplexer werden, steigt auch der Bedarf an der Entwicklung von präzisen Prototypen als wichtigen Schritt der Validierung“, so Jack Erickson, Produktmanager bei Mathworks. „Mit HDL Verifier können Ingenieure nun die Entwürfe auf der echten Hardware testen, bei realistischen Taktfrequenzen und mit schnellen Laufzeiten. Auf diese Weise lassen sich mit Matlab und Simulink mühelos Hardware-Designs innerhalb der Algorithmusentwicklungsumgebung validieren.“