Design anpassen – Ausschussquote verringern
Sierra ist eine sogenannte ‚Educator Fab‘. Damit bezeichne ich einen Hersteller, der den Designern mitteilt, was es an ihren Layouts zu verbessern gibt. Trotzdem bleibt ein gewisses Maß an Frustration, da beim Hersteller der Eindruck entstehen muss, die Layouter würden nur selten umfassende DFM-Checks mit ihren Designs durchführen. Wie man mir mitteilte, ist es nach wie vor an der Tagesordnung, dass Layouts im ersten Anlauf wegen DFM-Problemen zurückgewiesen werden, nachdem sie vom Hersteller mit ihren eigenen CAM/DFM-Tools getestet wurden.
Die Firma Hughes in San Marcos (Kalifornien/USA) ist ein Vertreter eines anderen Typs von Herstellern. Dieser fordert die ursprünglichen Quelldokumente des PCB-Designers im nativen ECAD-Format an. Einen solchen Hersteller nenne ich im Allgemeinen ‚Fix-it Fab‘. Ein solcher Hersteller versteht es als Bestandteil seiner Dienstleistung, die zur Verringerung der Ausschussquote und Senkung der Kosten notwendigen Veränderungen am eingereichten Design vorzunehmen. Dies geschieht, indem er das Design für seine Prozesse und sein Equipment optimiert. Die meisten Großserien-Hersteller würden auch gerne in ähnlicher Weise mit dem Layouter kooperieren, um die Ausschussquote zu drücken. Zu berücksichtigen ist allerdings, dass dieses Vorgehen mit Herstellern in fernen Ländern unter Umständen nicht wünschenswert ist. Kennzeichnend dafür ist die Antwort von Hughes auf meine Frage, wie man denn in der ECAD-Software die Masken generieren solle. Die prägnante Antwort hierzu lautete: „Gar nicht, das machen wir für Sie per CAM.“ In den Äußerungen aller Leiterplatten-Hersteller, mit denen ich gesprochen habe, gibt es jedoch einen Grundtenor, der da lautet: Auch wenn den Leiterplattenentwicklern DFM-Checks und -Werkzeuge zur Verfügung stehen, existiert kein Industriestandard dafür, wie die Layouter vor der Übergabe an den Hersteller komplette DFM-Checks durchführen können. Einheitlich wird beklagt, dass die Layouter größtenteils keine produktionstauglichen Designs einreichen. Als Reaktion darauf könnte man fragen, wie es mit dem ‚Constraint-Driven Design‘, also sinngemäß mit dem an den Vorgaben orientierten Design steht. Schließlich kann ein Entwickler, der gut mit den Vorgaben vertraut ist und die Design Rule Checks anhand der Fertigungs-Vorgaben durchführen kann, das Problem bereits heute weitgehend lösen. Eine Schwierigkeit kann es hierbei sein, dass eine Platine nicht selten von mehreren Herstellern produziert werden muss, die möglicherweise unterschiedliches Equipment einsetzen. Als mögliche Antwort auf diese Problematik fallen einem die allgemein akzeptierten Datenformate wie IPC-2581 oder ODB++ ein. Tatsächlich verspricht IPC-2581 eine rationellere Datenübergabe. Es bleibt jedoch das Grundproblem, dass Leiterplattendesigns oft mit zu wenig Verständnis für die Fertigbarkeit in Angriff genommen werden.
DFM-Checks effektiv nutzen
Als ich dieses Problem bei Sierra, Hughes und anderen Unternehmen ansprach, erhielt ich die überraschend deutliche Antwort, dass ECAD-Tools keine geeigneten DFM-Checks enthalten. Ich muss gestehen, dass mich diese Aussage zunächst völlig verblüffte. Denn bei näherem Hinsehen erkannte ich, dass die besagten DFM-Checks in der Design Rule Check Engine des ECAD-Tools durchaus verfügbar sind. Das eigentliche Problem liegt aber darin, dass diese Checks vom Entwicklern entweder nicht genutzt werden oder die Vorgaben nicht entsprechend den Möglichkeiten des jeweiligen Herstellers korrekt definiert werden. Verdeutlichen lässt sich dies am Beispiel des Drucks von Siebdrucktinte auf rohes Kupfer. Zu Testzwecken erstellte ich ein Design, in dem sich etwas Siebdruck-Text über ein so genanntes ‚untented Via‘ (eine Durchkontaktierung ohne Lötstoppmaske über den Kupfer-Lötaugen) erstreckte und schickte es an drei verschiedene Leiterplattenhersteller – eine ‚Educator Fab‘, eine ‚Fix-It Fab‘ und an einen Broker für die Produktion in Übersee. Der erstgenannte informierte mich umgehend, dass ein Siebdruck über eine Maskenöffnung reiche und ich dieses Problem in meinem Design beheben solle. Der zweitgenannte forderte die Designdateien im nativen Format (Altium Designer oder Protel) an. Der Broker schließlich schickte einfach die Gerber Files an einen Hersteller, der mir per E-Mail mitteilte, einige Siebdruck-Elemente würden wegen Überschneidungen mit Maskenöffnungen entfernt. In allen drei Fällen hätte sich mindestens das Produktionsdatum verzögert. Welche Lösungsoptionen gibt es also hier?
Einheitliche DFM-Checks als mögliche Option?
Eine mögliche Option besteht in der Entwicklung einer Reihe einheitlicher, grundlegender DFM-Checks, die von allen Entwicklern bei einfachen bis mittleren Designs der Produzierbarkeits-Stufen 1 und 2 angewandt werden können. Ein Branchenverband könnte hierzu eine Liste von DFM-Checks mitsamt den zulässigen Toleranzen erstellen und veröffentlichen. Diese könnten dann in die Design Rule Check Engine beliebiger ECAD-Tools übernommen werden. Layouter könnten diese dann effizient anwenden – im Vertrauen darauf, dass die meisten Produktionsstätten die damit überprüften Platinen auch erfolgreich produzieren können. So schön das auch klingen mag – in der Praxis ist dies schwierig umzusetzen, denn die Zahl der entsprechenden Vorgaben ist enorm.
